急！！！led显示屏的Verilog HDL代码
/********************************************************************************************************** ******** ******** ************* /// The counting value of the additional counter is displayed on a digital tube. ）较低，当显示为0-9 // 2 01 0-5 -2 3 1 6 ：1 4 ：07 moduleshu_jingjia_1 0时（Clk，Wei，Shu，Shu，RSU，RSU，RST，RST，EN，LED），将其清除数字； inputclk，rst，en; 输出; 7 ：0] SH U，LED； reg [7 ：0] shu_out，led_out; reg [2 5 ：0] led_out; reg [3 ：0] display0; regwei_out; initelized_out = 0; 总是开始@（posedgeclk）。== 1 2 5 00000）begined_out = 0; if（en == 1 ）beginIndisPlay0 = display0+1 ; if（rst == 0）dispa y0 = 0; if（display0 = 1 0）// 1 0 clear 0begindisplay0 = 0; LED_OUT = 0; endenDEndAlways@（clk）beginwei_out = 0; case（display0）0：shu_out = 8 'b1 1 00_0000; 1 ：shu_out = 8 'b1 1 1 1 1 _1 001 ; 2 ：shu_out = 8 'b1 01 0_01 00; 3 ：shu_out = 8 'b1 01 1 _0000; 4 ：shu_out = 8 'b1 001 _1 0 01 ; 5 ：shu_out = 8 'b1 001 _001 0; 6 ：shu_out = 8 'b1 000_001 0; 7 ：shu_out = 8 'b1 1 1 1 1 _1 000; 8 ：shu_out = 8 'b1 000_0000; 9 ：shu_out = 8 'b1 001 _0000; 默认值：shu_out = 8 'b1 1 1 1 1 1 ; endCaseendasignshu = shu_out; assutwei = wei_out; 分配= LED_OUT; 端模
FPGA之旅设计第六例-----动态数码管
本文介绍了FPGA旅行的第六个示例设计，即动态数字管。动态数字管显示的字符范围从0到9 ，并且可以在视觉上显示内部信息。
该示例使用通用的积极数字管，并解释了硬件电路连接以及使用Verilog代码实现动态数字管显示。
在硬件圆圈中，每个数字管都包含8 个LED灯，并且当前的数字管通过LED1 至-LED芯片的选择激活。
如果多路复用端导致高水平，则常见的正数字管会照亮相应的LED。
在此示例中，使用了一个普通的正数字管。
在实现Verilog代码中，要显示的符号将转换为数字管解码过程可以识别的格式。
如果显示相应的字符2 ，则将LED灯A，B，G，C，D打开，其余的关闭。
字符显示是通过解码字节值来达到的，例如与符号2 相对应的字节值为0xa4 动态数字管的关键是花费选择芯片，以便在几个数字管上显示不同的信息。
如果必须显示多个数据，则通过在芯片选择末端来回切换来显示动态效果。
在此示例中，开发了一个测试模块，以检查解码和芯片 - 选择-Switch函数的正确性。
显示模拟波形显示，并使用芯片选择信号正确地显示了解码数据，并证明了动态数字管函数是正常的。
完整的项目代码可以通过遵循微信 - 条件帐户获得。
请问一下verilog怎样写数码管显示？
1 首先设计数字端口以连接到数字管的每个部分。2 然后在输出模式下设置4 至1 1 针。
3 然后创建一个函数以显示编号5 4 然后，主体号显示5 .5 6 最后，使显示功能4 7 主体显示数字4 ，因此数字管数显示。
verilog在写长码长，特别长的复杂数字逻辑的时候怎么写
与SystemVerilog编写，与Verilog相比，还有其他逻辑变量，而其他逻辑变量与Verilog一致。顶级模块：`timeScale1 ns /1 ps //说明模块：7 段数字管显示，有8 个数字管//使用3 -8 解码器-7 4 HC1 3 8 芯片，Modulecnt_6 0（InputLogicClk，IntuplogicClk，inputlogicClk， / /输入小时，频率：inputlogicrst_n，//端口重置，重置 低级别o utputlogic [3 ：0] dsel，// 7 -段数字管[8 --1 ]匹配outputlogicden的选择，//数字管启用，高级别的Active utiveLogic [7 ：0] LED7 _OUT // DATA输出，最低位是小数点）； 逻辑[2 6 ：0] num; //要显示逻辑[2 ：0]点; //显示小数点位置编号始终@（posedgeclk，negedgerst_n）开始（！rst_n）num <= 2 7 'd0; elsenum =（num！= 5 9 ）？ clk），// input clock.rst_n（rst_n）， / / reset端口，low -level reset.data_num（num），//要显示的数据（DSEL），// 7 -段数字管[8 --1 ]匹配选择。
DEN（DEN），//数字管已激活，有效 Level.LeD7 _Out Active（LED7 _OUT）//数据输出，最低位置是小数点）;
