数码管显示三位数循环
Verilog语言可以确定计数器和控制信号，以实现三位数字的数字管显示周期。在Verilog语言中，可以将三个CNT1 ，CNT2 和CNT3 计数器定义为代表数百个-Ten和单个甜菜。
还要确定更改的flag_value来表示要显示的数字。
最初，flag_value值为0，表明不会显示数字。
verilog 键盘控制数码管显示数字程序中的一个always，大家帮看看问题出在哪儿
语句同时不能总是低估级别触发器和边缘触发器，因此，如果删除key1 orkey2 orkey3 orkeykey4 or，则不会是错误。试用Veriloghdl设计一个七段数码管的显示译码器，要求可以同时兼容共阴共阳数码管
调制8 _display（clk，rst，comsel，en，play）; 输入； 输入； inputparp; inputparge（7 ：0] play; reg [0] <= 1 ;'b001 1 1 1 1 1 1 1 ; endelsebeginnciet <= 0 <= 0; endendelsebeg1 1 1 00000; 8 'B00000000001 1 1 001 ; endend3 'b01 1 1 1 1 1 1 ：play's（8 'b001 1 00）b01 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 ：endend4 'b01 1 1 ：endend4 'b01 1 1 ：endend4 'b01 1 1 ：endend4 'b01 1 1 ：endend4 'b01 1 1 ： 8 'B01 001 1 1 1 ; 更改“输出列为”，更改显示静态刻板显示的4 位动态案例显示。请问一下verilog怎样写数码管显示？
1 首先设计数字门以连接到数字管的每个部分。2 然后将PINS 4 至1 1 设置为输出模式。
3 然后制作一个函数以显示数字5 4 然后，主要部分显示数字5 .5 6 最后，使屏幕函数4 7 主要部分显示数字4 ，以便数字管显示数字。
